多功能数字钟设计
                                             
本田cbr400                                                院系：电光学院
                                  班级：***
                                  学号： ***
                                  姓名： ***
                                  指导老师：***
                                  时间：2010.4.20.
摘要：利用QuartusII软件设计一个数字钟，利用模块化的程序设计思想，核心模块均采用Verilog语言编写（译码显示模块采用原理图设计），软件仿真调试编译成功后，再下载到SmartSOPC实验系统中。经过硬件测试，查软件设计缺陷，并进一步完善软件，最终设计得到较为满意的多功能数字钟。
关键词：QuartusII; 多功能数字钟; 模块化; Verilog; 可编程; 
Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of Verilog language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software.
  Keywords:QuartusII; digital bell; blocking method; VHDL; programmable; hardware
设计内容简介………………………………………………………………………3
设计要求说明………………………………………………………………………3
方案论证（整体电路设计原理）……………………………………… 3
各子模块设计理……………………………………………………………………5
分频模块：……………………………………………………………………………… 5
计数模块：……………………………………………………………………………… 7
  --校准模块程序实现：………………………………………………………………8
  --秒计数模块程序实现：……………………………………………………………9
  --分计数模块程序实现：……………………………………………………………10
  --时计数模块程序实现：……………………………………………………………10
整点报时模块：………………………………………………………………………… 12
闹钟设定模块：………………………………………………………………………… 13
  --闹钟调节模块程序实现：…………………………………………………………14
  --输出信号选择模块程序实现：……………………………………………………14
彩铃模块：……………………………………………………………………………… 15
译码显示模块：………………………………………………………………………… 18
万年历模块：…………………………………………………………………………… 19西安奔驰女车主
  --日计数模块程序设计：……………………………………………………………20
速派奇  --月计数模块程序设计：……………………………………………………………23
  --年计数模块程序设计：……………………………………………………………23
  --万年历波形仿真结果：……………………………………………………………25
结论：   …………………………………………………………………………  26
实验感想：………………………………………………………………………  26
附图：…………………………………………………………………………………  27
设计内容简介
设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、快速较秒等功能。在设计的电路具有上述基本功能的前提下，我又进行了功能扩展：整点报时、闹钟设置、彩铃和万年历功能。（由于时间限制，万年历功能未经硬件测试，仅通过软件层面简单调试仿真）
设计要求说明
设计基本要求：
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1、能进行正常的时、分、秒计时功能；
2、分别由六个数码管显示时分秒的计时；
3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；
4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；
5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；
6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；
设计提高部分要求
1、使时钟具有整点报时功能（当时钟计到59’53”时开始
报时，在59’53”, 59’55”,59’57”时报时频率为512Hz，59’59”时报时频率为1KHz）；
2、闹表设定功能；
方案论证（整体电路的工作原理）
本实验在实现实验基本功能的基础上，加入了整点报时、闹钟设置、彩铃和万年历显示调节功能。整个电路由计数模块、分频模块、校时、校分较秒模块，清零模块、保持模块，
2010广州车展整点报时模块，闹钟设定模块、彩铃模块，以及万年历模块构成。（如下图所示）
基本功能：数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为48MHZ，通过分频获得所需脉冲频率（1Hz,,2Hz，4Hz,1KHz,500Hz,6MHz）。经过Verilog编程可以轻松获得较为精确的分频信号。 在计数模块中，秒位和分位分别通过编程用模60计数器实现，时位通过编程用模24计数器实现。校时、校分及校秒模块则通过语言选择实现。清零及保持功能在计数模块中用判断语句可轻松实现。计数模块总共输出6路信号：秒位的个、十位，分位的个、十位及时位的个、十位。